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—–钱冠娱乐开业了【44644】百度口碑—–固然CPU依然在不时开展,但是它的性能曾经不再仅仅受限于单个处置器类型或制造工艺上了。和过去相比,CPU性能提升的步伐明显放缓了,接下来怎样办,成为横亘在整个行业面前的大问题。
自2010年开端,单个CPU内核的处置才能就逐步中止了增长的脚步,发热和噪声等和功耗相关的问题迫使处置器公司另辟蹊径,不再汲汲于推高时钟频率,转而在CPU中集成更多内核。多核设计的引入,下一代制造工艺对功耗和性能的改良,推进着处置器性能继续跟随着工艺晋级的步伐大幅提升。但是如今,制造工艺晋级对性能的提升幅度也大不如前,再加上许多公司曾经完整中止了在更先进工艺节点上的努力,CPU性能的提升再次遇到了瓶颈。
CPU性能提升乏力的严峻理想影响到了多个行业的开展。软件开发人员曾经习气了并天经地义地估计计算和内存资源将会不时增长,但是如今,CPU性能提升的速度大不如前了。正是在摩尔定律的加持下,软件可编程才能和丰厚的功用汇合才得以呈现并发挥重要作用,也给硬件工程师和软件工程师提供了一种缓冲。
“由于摩尔定律,计算才能的增长和加速在局部水平上应该归功于英特尔等公司不时行进到下一代工艺节点上,从而使得计算引擎自身的优化不再那么重要了,”Microchip旗下美高森美战略营销高级总监NilamRuparelia说。“再加上软件技术自身的进步,使得软件消费力进步的速度大大超越了摩尔定律。假如可以让编程变得轻松容易,就会有更多的人从事编程。经过软件完成各种事务的才能也曾经大大加强。”深度|CPU性能提升乏力影响行业发展,未来怎么办
工艺的晋级越来越难了。FlexLogix首席执行官GeoffTate表示,“处置器曾经不再是执行计算任务的独一处理计划了。看看数据中心吧,之前,这里面独一的处置器件只要x86,但是如今,各种配置的FPGA和GPU处置器的身影简直无处不在。”
这种异构计划在人工智能/机器学习的设计中尤为普遍。“依据运算的性质,很有必要将矩阵运算或密集型的线性代数运算放到GPU上执行,”ArterisIP营销副总裁KurtShuler说。“你能够设计本人专属的ASIC进一步优化计算性能,也能够把一些任务负荷分配到FPGA上。当然,你可能仍然需求CPU来管理高级别的数据控制流。总之,处置器件的数量越来愈多,而且变得越来越复杂。假如你剖析一下数据中心就会发现,它们变得越来越异构化了。”
之所以呈现这种转变,是由于物理规律的限制。“我们在RISC和CISC架构上曾经做到头了,”西门子旗下Mentor的Questa产品经理GordonAllan正告说。“可编程性和传统逻辑都在演化。如今,各种定制逻辑器件完成通用功用,然后经过智能互联技术把一切这些功用交融在一同。而之前则是经过软件将一些微操作组合在一同构成算法。”
这当然不意味着CPU会消亡或者中止演进,只不过CPU架构师的工作变得愈加艰难了。“通用CPU架构和微架构仍然会继续开展,而且足以高效地胜任大多数任务,并将设计、生态建立和复杂性维持在可持续的程度上。”Arm嵌入式和汽车业务线战略副总裁TimWhitfield表示。
影响架构改动的最大障碍之一是可编程才能。“可编程才能的大小,以至没有可编程才能也不会对整体效率带来多大影响,”Mentor的HLS平台项目主管RussellKlein说。“传统的CPU、DSP、多核CPU和FPGA都是可编程的,但具有截然不同的效率和不同的编程难度。可编程才能在一定水平上降低了效率,但是影响效率的主要要素却在于并行计算才能。DSP具有执行特定任务的才能,其效率高过CPU。GPU也有一些特定于专业范畴的计算单元,而且引入了并行计算。FPGA和ASIC的并行计算才能更为出色。”
硬件器件的异化比拟容易,摆脱旧有的软件范式却十分困难。“业界将应用程序停止更改,以顺应更普遍的芯片类型。”Allan说。“这招致了新的软件生态系统和新API的呈现,但是它们都只不过是在原有软件上构建了更多的层而已。这样做,都是为了试图让一个触及性能极限和低功耗极限的处置器继续工作而已。如今我们需求一些新的办法。”
“在这种状况下,人们应该把留意力从在软件开发上停止修补转移到新型硬件上,只要恰当的硬件才干完成真正的节能。”Menta业务开发总经理兼副总裁YoanDupret说。“这将最终催生具有高度灵敏性的异构芯片。TsugioMakimoto博士之前就曾经预测过,今天我们正在进入“高度灵敏的超级整合”时期。”
CPU的改良
关于那些以为CPU曾经走入死胡同的说法,我想援用马克吐温先生的话回怼一下:“说我曾经死了的报道太夸大了。”
CPU还有若干进一步改良的途径。其中之一就是针对特定功用添加定制指令,不过这也有一定的风险。“假如器件可编程,增加了指令就意味着增加了硬件的复杂性,”GreenWavesTechnologies业务开发副总裁MartinCroome正告说。“新的指令单元里的每一个晶体管都有静态泄露,假如器件有低功耗指标,状况就糟糕了,新指令单元不只增加本钱,也进步了功耗。你必需当心,看看增加新指令能否利大于弊。”
在CPU的开展历史中,新的指令单元不时被增加进来。“随着制造工艺的开展,处置器设计人员能够运用的晶体管越来越多,于是他们增加了越来越多的功用,以加速运转在其上的单线程程序。”Mentor的Klein说道。“他们添加了各种指令单元,比方预测执行、分支预测、存放器别名等等,但是,添加新指令单元的得失比照使得这条路子越走越窄了。”
在大多数状况下,才能整合能够带来一定的益处。“在处置器件的开展历史中,我们屡次看到通用CPU集成各种加速器的情形。”Arm的Whitfield解释道,“通常,我们会对架构和微体系架构停止调整,将加速度集成到通用CPU中,这方面的例子包括浮点和加密加速器。”
还有一条途径:做减法。“我们以为RISC-V这种新的计划更好,它能够协助我们在一定水平上克制摩尔定律的放缓,”美高森美的Ruparelia说。“一种全新的、优化的架构给我们提供了更多的办法,以克制摩尔定律放缓带来的应战。假如硅片工艺的进化中止了,就像发条被拧到了最紧一样,你必需优化一切的层面-CPU、特定域的架构、工具链,以至编译器也要针对特定应用停止优化。”
必需依据最终产品的目的设计适宜的处置器。“经过比拟不同处置器的能效,算法能够在耗费最少能量的状况下在相对简单的处置器上执行,”Klein补充说。“更大的处置器能够更快地完成工作,但是它们的能效低得多。此外,在几个小型处置器中并行运转某个算法,其能效比在一个大型处置器上运转这个算法高得多。随着更多简单内核的引入,电压和时钟频率能够进一步降低,从而进一步进步能效。”
优化计算引擎
针对特定任务打造内核是一项胜利的战略。“可编程DSP是分担CPU密集计算应用的理想选择,”Cadence的TensilicaIP产品管理、营销和业务开发高级主管LazaarLouis说。“DSP灵敏、可编程,而且支持OpenVX和OpenCL等开放式、跨平台的加速规范,可轻松将应用程序移植到DSP。关于某些常见应用,DSP还能够与专用硬件加速器配合运用,不只能够发挥加速器的更高成效,还能够分离DSP的可编程才能,从而满足应用在产品生命周期中不时变化的需求。”
许多架构都由于没有提供强大的软件开发环境而失败了。“GPU是一个经过打形成本可持续的独立开发环境和软件生态系统而大获胜利的典型例子。”Whitfield说。“有的机器学习算法看起来需求一些专业的加速器,它们将作为一种粗粒度的加速引擎和通用CPU一同运用。”
GPU的胜利之路十分有意义。“GPU是一种针对特定域的架构,刚开端主要面向游戏,如今又被用到区块链和神经网络上,”Ruparelia指出。“GPU有一些传统CPU上很难完成的功用,针对特定域优化的体系构造可以完成更高的单元计算性能和软件消费力。神经网络是一个典型的例子,和一个特地针对它设计的可编程平台相比,假如你在CPU上运转它,将破费10倍之多的运转时间和功耗。”
但是GPU并没有针对神经网络停止特地优化。“在卷积神经网络中,80%的时间都耗费在卷积运算上,”GreenWaves的Croome说。“卷积有各种方式,运算量也各有大小。触及到的概念有填充、收缩、步幅以及滤波器的大小等。卷积有许多参数,假如你试图构建一个能够在硬件中完成一切卷积运算的系统,这个系统将运用大量当前已知的硬件。你必需运用最常见的卷积参数,并构建一些可以坚持足够灵敏性的东西。”
那么,是不是有人能够为定制加速器提供完好的软件开发环境呢?
“我们正在编写优化的内核,并给一些矢量化的运算停止了手工编码,”Croome继续说道。“我们运用了规范的向量操作,但是即使如此,你写代码时,当触及到存放器加载操作时,也需求思索如何优化编码,以便编译器可以以一种特定的方式定位到它。”
这就是加速器的编码开端变得艰难的中央。Synopsys处理计划事业部产品营销经理GordonCooper说:“运用一组GPU或CPU锻炼神经网络,然后在GPU上运转该神经网络十分容易。人们能够经过Caffe或TensorFlow做到这一点。但是,当我们运用专用硬件满足嵌入式系统的请求,比方低功耗、小尺寸时,GPU只能保证性能,却无法保证能效。运用异构计划的缺陷是,无论是加速器还是专用途理器,都有各自不同的工具链或者多个工具链,你需求学习并管理好它们,这可不像给GPU编程那么简单。”
这是一种奇妙的均衡。“运用GPU的优势是很灵敏,但是无法保证功耗和尺寸,另一方面,没有编程环境,或者很难运用,一样会让你寸步难行,”Cooper补充道。“在加速器上变成永远不会像为CPU编写代码那样简单。你能够参照DSP世界的编程停止优化,先用C言语编程,然后优化内部的循环体。这是一种均衡。”
改换硬件
长期以来,FPGA都自我标榜为可编程的硬件。“硬件RTL工程师能够将FPGA用作可编程平台,这没有任何问题,”Rupatelia说。“但是,当软件工程师把FPGA作为一种可编程平台时,费事就来了。这个应战曾经存在很长时间了。”
今天,FPGA也被嵌入到了ASIC中。“eFPGAIP是异构计划的一种元素,怎样个用法取决于架构定义和代码的划分,”Menta的Dupret说。“HLS工具能够为此提供协助,但最终的目的是为异构体系构造自动化地停止代码划分。我们如今还没有完成这个目的,但我们确信这是行业开展的方向。”
这也很可能成为物联网硬件开发的重要一环。“我们如何确保物联网设备的灵敏性,并且能够现场晋级?”Allan问道。“能够需求分离运用软件和智能FPGA技术,它们都是当今CPU处理计划里的技术。我们如今议论的是,定义产品时更少依赖硬件/软件交互,更多依赖编译好的逻辑器件、内存和可编程器件,以完成产品的灵敏性。”
这可能意味着改动对软件的传统见地。Ruparelia指出:“当今的FPGA工具链仍然不支持软件工程师在不理解FPGA的状况下直接运用它,这方面的停顿甚微。不过,如今能够愈加容易地针对特定范畴或特定应用停止编程了。我们正在研讨神经网络上运用的十分详细的中间件,它们笼统出了FPGA的复杂性,并保存了足够的灵敏性,可供上层软件调用。”
除了处置单元,内存架构也存在进一步改良的压力。“硬件加速器正在部署更多可用内存,”Shuler说。“芯片到DRAM或HBM2的通讯越少,效率就越高。我们该怎样把一切数据都保管在处置单元中,并在处置单元之间交互?处置器单元有时会有本人的暂存存储器,有时会衔接到网格里的存储器中,那样的话,存储器就被分割开来,在整个架构中散落地无处不在。”
“我们分离芯片和处置器开发了多级缓存架构,将内容可寻址内存作为控制优化的关键技术,”Allan解释道。“然后我们开端研讨分歧缓存架构,其中,多个处置器盘绕在共享内存空间四周,相互协作。如今,我们在计算器件中引入了神经网络,内存也是一个关键要素。内存技术将继续演进,我们会发现新的计划不时呈现。HLS将开展为允许定制内存架构,以协助加速特定算法。在这个范畴有许多创新,能够将算法输入到HLS流中,并运用智能内存技术优化处理计划。”
和通用CPU形态相差最远的是专用硬件处理计划。“这是一种单线程编程模型,存在实打实的限制,”Klein指出。“将一个算法从CPU上转移到没有引入任何并行性的定制硬件上固然也能够进步效率,但是达不到人们的预期。进一步提升效率的关键在于找出并应用算法里的并行性。”
最终,需求软件思想的改造,推进设计人员以并行的方式完成各种算法。

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